Diseño de un soft core RISC-V segmentado.

Se ha desarrollado una CPU softcore segmentado en 5 etapas. Se ha utilizado la
microarquitectura RV32I de RISC-V. Se ha diseñado mediante la descripción a nivel RTL
en el lenguaje VHDL. Para comprobar su funcionamiento se han instalado y utilizado
Quartus II Lite Edition, ModelSim-Altera, RARS y hex2vhdl.

The RV32I ISA from RISC-V has been used to design a softcore CPU with 5 stage
pipeline segmentation. The design has been made at RTL level in VHDL. The third-party
programs Quartus II Lite Edition, ModelSim-Altera, RARS and hex2vhdl have been
installed and used for verification purposes.